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FPGA と Verilog HDL

Verilog HDL というハードウェアの記述言語が、どうも難しいです。妙に C言語に似せてある(文法だけ)のが良くない。どうして動かないの?どうしてこう書けないの?の連発です。

って同期の人にぼやいていたら、ブロック図を意識するようにならないと書くのは難しいと思うよ、とアドバイスされました。ほー、なるほど。ハードウェア屋さんに聞いてみた甲斐がありました。餅屋は餅屋ですね。

今回は FPGA に触れる(恐らく最後の)チャンスなので、アドバイスを意識しつつ書いてみようと思います。

[編集者: すずき]
[更新: 2007年 9月 24日 13:22]
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コメント一覧

  • hdk 
    C は N 川先生流に言えば「集中制御型逐次処理方式」用だけど、FPGA はそんなの関係ないもんね。大学でほんのちょっぴり習いましたが、妙に感心した記憶があります。 
    (2007年09月23日 01:12:41)
  • すずき 
    ソフトウェア屋はみんな逐次処理に慣れているから難しいよね、って書こうと思ったけど、関数言語は逐次処理じゃないことに気づいてやめた。
    しかし関数言語とは似ても似つかないのでやはり苦労すると思います。たぶん。 
    (2007年09月23日 21:48:27)
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