Verilog HDLというハードウェアの記述言語が、どうも難しいです。妙にC言語に似せてある(文法だけ)のが良くない。どうして動かないの?どうしてこう書けないの?の連発です。
って同期の人にぼやいていたら、ブロック図を意識するようにならないと書くのは難しいと思うよ、とアドバイスされました。ほー、なるほど。ハードウェア屋さんに聞いてみた甲斐がありました。餅屋は餅屋ですね。
今回はFPGAに触れる(恐らく最後の)チャンスなので、アドバイスを意識しつつ書いてみようと思います。
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